Pelajari Cara Kerja Flip-Flop JK dan Dimana Digunakan di Sirkuit Digital
2025-10-17 10587

Flip-flop JK adalah sirkuit penting dalam elektronik digital yang digunakan untuk menyimpan dan mengontrol data.Ini lebih fleksibel daripada kait dasar dan biasanya ditemukan di penghitung, register, dan sistem pengaturan waktu.Pada artikel kali ini kita akan membahas JK Flip-Flop, versi yang berbeda (Master-Slave dan Edge-Triggered), IC yang menggunakannya, Kelebihan dan Kekurangannya.

Katalog

Memahami JK Flip-Flop

Flip-flop JK adalah sirkuit digital yang digunakan untuk menyimpan satu bit data.Ini adalah blok bangunan utama dalam penghitung, unit memori, dan sistem kontrol.Seperti sandal jepit lainnya, ia mengubah keadaan berdasarkan a jam (CLK) sinyal, yang menentukan kapan output diperbarui.Flip-flop JK berkembang menjadi lebih sederhana kait SR dengan menghilangkan status tidak validnya.Ini menggunakan dua input, J Dan K, dan masukan jam.Sinyal J dan K mengontrol keluaran Q diatur, disetel ulang, ditahan, atau diubah.Nama JK tidak menggambarkan fungsi input. Nama tersebut dipilih untuk membedakan desain ini dari desain sebelumnya.Sebagian besar sumber mengaitkan nama itu dengan Jack Kilby, yang mengembangkan konsep sirkuit.

Flip-flop JK hanya mengubah outputnya ketika jamnya aktif aktif.Perilakunya bergantung pada kombinasi nilai J dan K:

CLK	J	K	Berikutnya Q	Operasi
0	X	X	Q	Tidak ada perubahan
1	0	0	Q	Tahan (Memori)
1	1	0	1	Mengatur
1	0	1	0	Mengatur ulang
1	1	1	Q	Beralih

• Set: Jika J = 1 dan K = 0, outputnya menjadi 1.

• Reset: Jika J = 0 dan K = 1, outputnya menjadi 0.

• Hold: Ketika J = K = 0, outputnya tetap sama.

• Toggle: Ketika J = K = 1, output beralih ke keadaan sebaliknya.

Gambar 2. JK flip-flop dibuat menggunakan gerbang NAND dan kait SR (Set-Reset)

Kemampuan flip-flop JK untuk beralih membuatnya sangat berguna untuk penghitungan biner dan pembagian frekuensi.Biasanya dibangun dari gerbang logika gerbang NAND atau NOR, disusun berdasarkan dasar kait SR.Outputnya diumpankan kembali ke gerbang input, memungkinkan rangkaian untuk beralih ketika J dan K tinggi, yang membuat flip-flop JK lebih fleksibel daripada kait SR.Namun, pada flip-flop JK yang dipicu level, jika jam tetap tinggi sementara J dan K sama-sama 1, output dapat beralih dengan cepat antara 0 dan 1 sebelum jam menjadi rendah.Osilasi yang tidak diinginkan ini dikenal sebagai masalah race-around.

Pengertian Simbol JK Flip-Flop

Gambar 3. Simbol flip-flop JK

Flip-flop JK memiliki dua masukan utama, J dan K, serta dua keluaran, Q dan Q̅.Ini juga mencakup input jam (CLK) dengan indikator tepi yang menunjukkan apakah ia merespons naik atau turunnya sinyal jam.Beberapa versi menyertakan opsional Prasetel (PRA/SET) Dan Hapus (CLR/Kanan) input untuk kontrol asinkron, memungkinkan output diatur atau diatur ulang secara instan, terlepas dari jam.

Segitiga pada input jam (CLK) menunjukkan a flip-flop yang dipicu tepi positif, artinya diperbarui ketika sinyal jam bertransisi dari 0 banding 1.Segitiga yang mempunyai gelembung melambangkan a flip-flop yang dipicu tepi negatif, yang diperbarui saat sinyal jam menyala 1 hingga 0.Gelembung pada input Preset (PRE) atau Clear (CLR) menunjukkan bahwa input tersebut adalah aktif rendah.Untuk menginterpretasikan simbol dengan benar, pertama-tama identifikasi penanda tepi jam, kemudian periksa input PRE dan CLR, dan terakhir hubungkan input J dan K ke tabel kebenaran untuk pengoperasian yang benar.

Jenis-Jenis Sandal Jepit JK

1. Flip-Flop JK yang Dipicu Denyut Nadi (Master-Slave).

Gambar 4. Diagram Sirkuit Flip-Flop JK Master–Slave

Flip-flop JK yang dipicu pulsa adalah ion v ariat dari flip-flop JK standar yang memperbarui outputnya hanya setelah a pulsa jam lengkap.Ia menggunakan konfigurasi master-slave untuk menghilangkan masalah race-around, memastikan transisi keluaran yang stabil dan dapat diprediksi.

Flip-flop JK yang dipicu pulsa terdiri dari dua kait yang dihubungkan secara seri:

• Itu menguasai latch menangkap nilai input (J dan K) ketika jam (CLK) tinggi.

• Itu budak latch memperbarui hasil akhir (Q) ketika jam hampir habis.

Urutan ini memastikan bahwa hanya satu perubahan output yang terjadi per pulsa clock penuh, menjadikan rangkaian lebih stabil dan andal.

Bagaimana Cara Kerja Pengaturan Master-Slave?

Gambar 5. Diagram Waktu dari Pemicu Pulsa (Master-Slave)

Inilah yang terjadi langkah demi langkah:

• Rising Edge (0 → 1): Kait utama menjadi aktif.Ia membaca input J dan K dan memperbarui status internalnya.

• Jam Tinggi: Ketika jam tetap tinggi, kait pendukung tetap tidak aktif, menahan status keluaran sebelumnya.

• Falling Edge (1 → 0): Inversi jam mengaktifkan kait budak, mentransfer status simpanan master ke output Q.

Outputnya berubah hanya setelah siklus jam selesai (0 → 1 → 0).Perilaku terkontrol ini memberi nama pada rangkaian ini: flip-flop JK yang dipicu pulsa.

Tabel Kebenaran dari JK Flip-Flop yang Dipicu Denyut Nadi

Jam Detak	J	K	Berikutnya Q	Operasi
0 atau 1 (tidak ada pulsa penuh)	X	X	Q	Tidak ada perubahan
0 → 1 → 0	0	0	Q	Memori (Tahan)
0 → 1 → 0	1	0	1	Mengatur
0 → 1 → 0	0	1	0	Mengatur ulang
0 → 1 → 0	1	1	Q	Beralih

Setiap tindakan hanya terjadi sekali per pulsa jam penuh, mencegah banyak peralihan selama periode jam tunggal.

Flip-flop JK master-slave menawarkan pengoperasian yang stabil dan andal dengan mencegah masalah race-around outputnya hanya berubah satu kali per pulsa clock, bahkan ketika kedua inputnya tinggi.Dengan memisahkan pengambilan masukan dan pembaruan keluaran, ini menghindari gangguan dan memastikan pengaturan waktu yang akurat, sehingga ideal untuk penghitung dan sirkuit kontrol.Agar berfungsi dengan baik, input (J dan K) harus tetap stabil di sekitar tepi jam, pulsa jam harus memiliki lebar yang tepat, dan penundaan propagasi melalui kedua kait harus dikelola untuk menjaga kecepatan dan stabilitas.

2. Bagaimana Cara Kerja Sandal Jepit JK yang Dipicu Tepi?

Gambar 6. Slip-flop JK yang Dipicu Tepi

Flip-flop JK yang dipicu oleh tepi adalah jenis sirkuit digital yang mengubah outputnya hanya pada transisi jam tertentu, yang dikenal sebagai tepian.Berbeda dengan flip-flop JK master-slave, yang memerlukan pulsa clock penuh (0→1→0) untuk memperbarui, versi edge-triggered bereaksi secara instan terhadap transisi clock tunggal, baik tepi naik (↑) atau tepi turun (↓).Desain ini meningkatkan akurasi waktu dan menghilangkan masalah balapan yang ditemukan di sirkuit yang dipicu level.

Bagaimana Cara Kerja Pemicu Tepi?

Gambar 7. Pengoperasian flip-flop JK yang dipicu oleh tepi

Dalam flip-flop JK yang dipicu oleh tepi, input J dan K diambil sampelnya hanya pada saat tepi jam.Ketika edge tersebut terjadi, flip-flop memperbarui outputnya (Q) berdasarkan kombinasi input saat ini.Di antara edge, output tetap stabil dan tidak terpengaruh oleh perubahan J atau K.

Flip-flop yang dipicu tepi naik merespons ketika jam bergerak dari rendah ke tinggi (0→1), sedangkan sandal jepit yang dipicu tepi jatuh merespons ketika jam bergerak dari tinggi ke rendah (1→0).

Pengaturan waktu yang tepat ini memastikan kinerja yang andal di sirkuit sinkron seperti penghitung, register, dan pembagi frekuensi.

Tabel Kebenaran Flip-Flop JK yang Dipicu Tepi

Jam Tepian	J	K	Berikutnya Q	Keterangan
Tidak ada peningkatan	X	X	Q	Tidak ada perubahan
^ (0→1)	0	0	Q	Tahan (Memori)
^ (0→1)	1	0	1	Mengatur
^ (0→1)	0	1	0	Mengatur ulang
^ (0→1)	1	1	Q	Beralih

Outputnya hanya berubah pada tepi jam, memastikan bahwa Q diperbarui satu kali per transisi.Perilaku ini menjadikan flip-flop JK ideal untuk sistem digital yang peka terhadap waktu.

Flip-flop JK yang dipicu tepi dapat dibuat menggunakan flip-flop D tepi naik, bersama dengan gerbang NAND dan NOT.Sinyal diterapkan pada flip-flop D untuk menghasilkan perilaku JK yang diperbarui hanya pada kenaikan jam.Pengaturan ini mencegah masalah balapan, memberikan keluaran yang stabil dan konsisten, menyederhanakan kontrol waktu, dan banyak digunakan dalam sirkuit terpadu dan simulasi digital untuk kinerja yang dapat diandalkan.

Sirkuit Terpadu Flip-Flop JK

IC	Sandal Jepit per keping	Pemicu Jenis	Spesial masukan	Teknologi	Khas Memasok
CD4027	2	Sisi positif	Atur, Atur Ulang	CMOS	3V–15V
74HC73	2	Sisi negatif	Jernih	CMOS	2V–6V
74LS73	2	Sisi negatif	Jernih	TTL	5V
74HC112	2	Sisi negatif	Prasetel, Hapus	CMOS	2V–6V

Cocokkan tegangan suplai dan rangkaian logika dengan seluruh rangkaian Anda untuk memastikan kompatibilitas dan pengoperasian yang stabil.Putuskan apakah Anda memerlukan perangkat yang dipicu dengan tepi naik atau turun berdasarkan bagaimana sinyal jam Anda dirancang.Pertimbangkan apakah aplikasi Anda hanya memerlukan input reset atau fungsi preset dan clear untuk inisialisasi yang tepat.Terakhir, selalu periksa spesifikasi waktu setup, waktu tunggu, dan penundaan propagasi untuk memastikan flip-flop dapat menangani frekuensi clock yang diinginkan pada rangkaian Anda.

Kegunaan Sandal Jepit JK

• Pencacah dan pembagi frekuensi: atur J = K = 1 untuk tahapan peralihan dan rantai untuk penghitungan mod-N.

• Register geser dan konversi data: pergerakan bit serial ke paralel dan paralel ke serial.

• Register dan memori kecil: elemen penyimpanan sederhana untuk flag dan data kontrol.

• Mesin status dan logika kontrol: perilaku set, reset, hold, dan switching yang dapat diprediksi untuk sequencer.

Kelebihan dan Kekurangan Sandal Jepit JK

Keuntungan

Pengoperasian serbaguna dalam satu perangkat: setel, setel ulang, tahan, alihkan

Mode peralihan alami untuk membagi dengan 2 dan menghitung

Tersedia dengan preset asinkron dan jelas

Model pendidikan yang jelas untuk logika sekuensial

Kekurangan

Lebih banyak logika internal daripada flip-flop D, yang meningkatkan area dan penundaan

Versi yang sensitif terhadap level dapat balapan ketika J = K = 1 dan jam tinggi

Sensitif terhadap pengaturan waktu jika pengaturan, penahan, atau lebar pulsa dilanggar

Kesimpulan

Flip-flop JK adalah bagian penting dari desain digital karena fleksibel dan dapat diandalkan.Ia dapat berfungsi sebagai memori, penghitung, atau pembagi frekuensi dalam satu rangkaian.Mengetahui cara kerja setiap jenis dan mengatur waktu dengan benar membantu Anda membangun sistem yang stabil dan efisien.